FPGA - maszyna stanow w timed loop i wykonanie równoległe

[zaz]

Witam

Na PXI z kartą PXI-7813R muszę zaprogramować maszynę stanów wg schematu:

ustaw wyjście 1 -> czekaj 4,9 uS -> ustaw wyjście na 0 -> czekaj 0,1uS ->pierwsza równoległa "podmaszyna stanów"
-> druga równoległa "podmaszyna stanów"

Jak zrobić to ozywając pętli while timed loop?
W maszynie stanów opartej na pętli while w jednym z kroków wstawiłbym dwie dodatkowe pętle while i mam równoległe wykonanie.

W FPGA nie wiem jak to zrobić???

[PiDi]

Późno jest, nie ogarniam... Pokaż, jak byś to zrobił w zwykłym while'u?