Polskie Centrum LabVIEW

Witam chcialem zrobic ruchome granice w LABVIEW. CEl jako tako osiagnalem. Granica jest wytyczana na podstawie sredniej z poprzednich 3 probek sygnalu. Na symulacji dziala.


Problem mam troche innej natury. Prowadzacy moja prace mgr jeszcze nie mial stycznosci z modulami FPGA i raczej pracowal na kartach DAQ.
Chce zrobic prosta akwizycje danych i zastanawiam sie co robie zle :/ gdyz otrzymuje jakąś liczbe na -3**** Zawsze.
Karta jest podpieta poprzez skrzynke polaczen do generatora sygnalu sinusoidalnego. dodalem wejscie i wyjscie analogowe.
W zwiazku z tym generator nie jest pewny wyciagnalem sygnal z wyj. A i kablem podlaczylem do wej. analogowe. dalem stala jakas liczba na wyjscie analogowe i to samo ;/. UStawienia debugera standardowo. Klikam prawym na program FPGA i daje uruchom... kompiluje i wrzuca na kart. Polaczenie z hostem niby jest.



Uzylem zwyklego Hosta (konfiguracja jak w helpie). Moje pytanie czy to moze byc problem z kablami?, czy robie cos nie tak.

Pozdrawiam i czekam na odpowiedz.

Wygląda na to, że osiągasz dolną granicę zakresu (-32768). A co będzie jak zewrzesz wejście analogowe do masy? Powinno być w okolicach zera.
Spróbowałbym co następuje dla analogowego wejścia:
- pomiar znanego napięcia (np. bateria 1,5V - wynik w okolicach 4915)
- zwarcie do masy (wynik w okolicach 0)
Dla analogowego wyjścia:
- pomiar napięcia zewnętrznym miernikiem (może być chiński )

Również sprawdziłbym powyższe z innymi kablami oraz konektorami.

Acha czyli dla 1,5V wynik z wejsci analogowego bedzie okolo 4915?
To jakie wartosci napiec moge badac ta karta. Prowadzaxy udostepnil mi dosc zawezona literature na ten temat ;/.
Wrzuce skany co mniej wiecej jak jest podłączone i gdzie.
Pozdrawiam.

Tu znajdziesz specyfikację: http://sine.ni.com/nips/cds/view/p/lang/en/nid/207367 (zakładka Resources>>Manuals). Na wejściach analogowych możesz mierzyć napięcie z zakresu +-10V, czyli musisz sobie przeskalować zakres -32768..32768 na -10V..+10V

Przelicznik już znalazłem... ściągnąłem specyfikacje. ... W poniedzielek kupie kable na giełdzie i sam zarobie bo te jakoś tak zrobione o kant. Dziś sobie odpuszczam bo dziś koncert Iron Maiden .

P.S. jak z pracą w środowisku Labview? jest zapotrzebowanie?

Dobra jest odczyt. Ustawiłem na dyferencyjne.
Wie ktos jak w FPGA sie ustawia probkowanie? np 20kHz.

W przypadku tego urządzenia ustawiasz czas pętli na 50us i to jest Twoje 20kHz albo 2000 ticks jeśli Twój zegar to 40MHz.

Dzieki wielkie ten czas to czas opoznienia ustawiam w pierwszej klatce filmu. 2 nastepne klatki nie maja wplywu na opoznienie?

Tak, tzw. Loop Timer trafia do pierwszej ramki. Pozostałe oczywiście wykonują się pewną skończoną liczbę taktów zegara. Jeśli liczba taktów zegara przekracza liczbę taktów ustawionych w Loop Timer to oczywiście czas pętli nie będzie taki jak oczekiwany.

Oki podłączyłem generator sinusa na wejscie by sprawdzic co zostanie otrzymane. Do czestotliwosci 1Hz otrzymuje na wejsciu ladnego sinusa. Podwyzszam czestotliwosci robia sie zaklocenia. Na oscyloskopie wciaz mam sinus ;/. Sprobowalem z samym wejsciem bez zadnego liczenia i to samo. Generator jest podlaczony pod + i - wejscia analogowego AI01. Systemowo ustawilem w tryb roznicowego pomiaru napiecia.
Od skrzynki polaczen idzie kabel podstawowy SH68-C68S. Nie wiem czy to jest powod ;/. Dla connectora 0 zalecany jest kabel SHC68-68-RMIO. Nie wiem czy to ma az tak duzy wplyw . Łączę się poprzez kabel do SCB-68 shielded conector block (skrzynka polaczen). Wczesniej mialem podlaczone kable gneratora masa do masy i pin wewnetrzny sygnalu (faza) di plusa ale nie pobieralo danych przeczytalem wiec instrukcje i podlaczlem dyferencyjnie. Na podstawie pinow z instrukcji podlaczylem pod ten + i -. Karta zaczela zczytywac dane. zwiekszajac czestotliowsc sygnal zacza sie znieksztalcac. Zastanawiam sie czy nie przelaczcy przelacznikow na skrzynce w tryb general purposue switch configuration i zmienic ten kabel i sprawdzic co dalej czy bedzie mialo to wplyw na akwizycje sygnalu. Chcialbym robic operacje na sygnalach np. 10kHz.
Takie spostrzezenie wydaje mi sie ze caly plik host do komunikacji z FPGA nie jest potrzebn jesli tylko chce podgladac co sie dzieje na fpga przeciez plik VI fpga ktory stworzylem tworzy podglad. Host Vi chyba jest tylko potrzebny do operacji nei obslugiwanych przez karte FPGA?

Wrzuć swój projekt, będzie nam łatwiej zrozumieć problem.

Na szybko schemat blokowy:
http://img705.imageshack.us/img705/5377/beztytuueut.png

W chwili obecnej nie mam dostepu do swojego projektu gdyz jest na uczelnianym komputerze. Mam tylko poprzednia wersje na ktorej robilem symulacje:
http://www.sendspace.pl/file/4d6c596fcbe97e6790c53c8

PRobowalem jeszcze na mniejszym programie czyli samo wejscie i opoznienie i wychodzily babole na wysokich czestotliwosci.:

http://imageshack.us/photo/my-images/20 ... uudxyd.png

Mam zamiar zamienic kabel miejscami miedzy pinem 33 a 66 AI0- AI0+ i zmienic kabel. Pomiar urzadzenie ustawiony programowo w trybie referencyjnym.
Generator ma wyjscia na BNC.
Połączony generator- coś na tą modłe (rys pogladowy):
http://www.ndn.com.pl/katalog/motech/grafika/fg708.jpg

Nie bardzo widzę, skąd wiesz w swoim programie o jakiej częstotliwości otrzymujesz sinus i czy w ogóle to sinus. Możesz chcieć to zrobić na dwa sposoby:
1. Akwizycja i analiza na FPGA, czyli na przykład zliczanie przejść przez zero albo FFT i na tej podstawie określanie częstotliwości.
2. Przekazanie wszystkich próbek do Hosta i tam analiza. Ta metoda nie powiedzie się, jeśli będziesz komunikował się tylko przez kontrolki/indykatory, ponieważ nie jesteś w stanie odczytywać ich wartości na Windows tak szybko jak piszesz na FPGA (10 kHz). W takim przypadku należy wysyłać próbki do aplikacji na Windows przez DMA FIFO. Polecam przykład https://decibel.ni.com/content/docs/DOC-9893

Wiem jak częstotliwość podaje na wejście analogowe bo mam generator i w nim określam częstotliwość. Proste?
Dziś nie miałem opcji zmienić kabel ale nie bylo prowadzacego. Moze jutro to zrobie. Za to podlaczylem kabel jak referenced grouded signle floating (cos w tym stylu).
Wciąż to samo się dzieje. Zwiekszam f na generatorze (uzadzenie zewnetrzne). Sygnal odczytywany na FPGA to jakas pomylka sie robi ;/.

Jaka pomyłka się robi? Błąd? Zniekształcenia sygnału?