Timed Loop w LabVIEW FPGA

Tematy związane z LabVIEW FPGA oraz programowaniem układów.
Gość
Posty: 656
Rejestracja: 10 lis 2003 00:00

Timed Loop w LabVIEW FPGA

Post autor: Gość »

Stosuje strukture Timed Loop w wersji na LV FPGA. Wybralem zegar taktujacy karte (Select Timing Source/40MHz Onboard Clock) . W jakich jednostkach podawany jest parametr Period ? Czy są to takty zegara karty czy jednostki czasu ? Zmienna Preiod jest typu integer64 wiec stawiam na takty zegara.
Gość
Posty: 656
Rejestracja: 10 lis 2003 00:00

Re: Timed Loop w LabVIEW FPGA

Post autor: Gość »

Ticks (czyli takty zegara).
/* Uwaga na arbitrację I/O w TL ! */

Pozdrawiam,
PHdeR.
Gość
Posty: 656
Rejestracja: 10 lis 2003 00:00

Re: Timed Loop w LabVIEW FPGA

Post autor: Gość »

co ma Pan na myśli mówiąc "arbitracja I/O" ?
Gość
Posty: 656
Rejestracja: 10 lis 2003 00:00

Re: Timed Loop w LabVIEW FPGA

Post autor: Gość »

nie bardzo rozumiem działania TL w FPGA. jeśli wybiore
Configure Timed Loop / Select Timing Source / 40MHZ Onboard Clock i do wejścia Period podłączę wartosc 40.000 czy oznacza to, że pętla będzie się wykonywać 1000 razy na sekundę ? (przy założeniu, że to, co jest wewnątrz pętli wykonuje się dostatecznie szybko). wykonełem taki test w którym pętla powinna się wykonywać 4 razy na sekundę, ale nie działa to w taki sposób jak powinno. poza tym, co oznacza opcja Top Level Timing Source ?
w przykładzie UpDown Counter używana jest właśnie taka pętla, z konfiguracją TopLevelTimingSource i wejściem Period nie podłączonym do niczego. czy to znaczy, że pętla wykonuję się cyklicznie, tak szybko jak szybko wykonują się instrukcje wewnątrz pętli ? jeśli tak, to czy TL można by w tym wypadku zamienić na zwykłą pętlę WHILE ?
ODPOWIEDZ